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公开(公告)号：CN109830433A
公开(公告)日：2019-05-31
申请号：CN201711184416.3
申请日：2017-11-23
Applicant: 联华电子股份有限公司
IPC: H01L21/283 , H01L21/762
Abstract: 本发明公开一种制作半导体元件的方法。该制作半导体元件的方法是在Core_p区域中形成SiGe外延层后，将硬掩模层从复合间隙壁结构上去除，在复合间隙壁结构上及外延层上顺形的沉积一蚀刻停止层，在蚀刻停止层上沉积层间介电层，对层间介电层进行研磨，显露出虚设栅极的上表面，去除虚设栅极及部分第一含氮层，形成栅极沟槽并显露出栅极介电层，将Core_p区域中的栅极介电层从栅极沟槽中去除，并选择性的将第一含氮层及该氧化物层去除，留下第二含氮层。
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公开(公告)号：CN106298916A
公开(公告)日：2017-01-04
申请号：CN201510273696.X
申请日：2015-05-26
Applicant: 联华电子股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L29/66 , H01L21/28
Abstract: 本发明公开一种半导体元件及其制作方法。其中，该半导体元件包含多个鳍状结构，设置于一基底上，其中，该鳍状结构的至少一具有一尖端；以及一虚置栅极结构，设置于该基底上，其中，该虚置栅极结构包含一延伸部位，该延伸部位覆盖该尖端。
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公开(公告)号：CN110223982B
公开(公告)日：2021-07-27
申请号：CN201810171723.6
申请日：2018-03-01
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本发明公开一种动态随机存取存储器及其制作方法，该动态随机存取存储器结构，包含一基底，基底上定义有一元件区以及一周边区，一浅沟隔离，位于该周边区内，与该元件区相邻，其中该浅沟隔离具有一内凹顶面，一第一虚置位线栅极，位于该周边区的该浅沟隔离上，以及一第二虚置位线栅极，位于该元件区内，与该第一虚置位线栅极相邻，其中该第一虚置位线栅极的一顶面低于该第二虚置位线栅极的一顶面。
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公开(公告)号：CN109830433B
公开(公告)日：2021-03-30
申请号：CN201711184416.3
申请日：2017-11-23
Applicant: 联华电子股份有限公司
IPC: H01L21/283 , H01L21/762
Abstract: 本发明公开一种制作半导体元件的方法。该制作半导体元件的方法是在Core_p区域中形成SiGe外延层后，将硬掩模层从复合间隙壁结构上去除，在复合间隙壁结构上及外延层上顺形的沉积一蚀刻停止层，在蚀刻停止层上沉积层间介电层，对层间介电层进行研磨，显露出虚设栅极的上表面，去除虚设栅极及部分第一含氮层，形成栅极沟槽并显露出栅极介电层，将Core_p区域中的栅极介电层从栅极沟槽中去除，并选择性的将第一含氮层及该氧化物层去除，留下第二含氮层。
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公开(公告)号：CN105990413B
公开(公告)日：2020-11-17
申请号：CN201510063099.4
申请日：2015-02-06
Applicant: 联华电子股份有限公司
IPC: H01L29/775 , H01L29/06 , H01L21/335 , B82Y10/00
Abstract: 本发明公开一种具有纳米线结构的半导体结构与制造方法，包含一基底，基底上包含有至少一第一纳米线结构，该第一纳米线结构包含有一栅极区域以及至少一源/漏极区域，其中该第一纳米线结构的该栅极区域的直径与该源/漏极区域的直径不同。
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公开(公告)号：CN111653483A
公开(公告)日：2020-09-11
申请号：CN202010439678.5
申请日：2015-04-29
Applicant: 联华电子股份有限公司
IPC: H01L21/336 , H01L21/28 , H01L21/308 , H01L21/768 , H01L23/485 , H01L23/522 , H01L29/78
Abstract: 本发明公开半导体器件及其制作方法。所述半导体器件包含：一基底，该基底上设有一栅极结构以及环绕该栅极结构的一第一层间介电层，其中该栅极结构包含一栅极电极以及位于该栅极电极两侧的一侧壁子，一第一硬掩模，其设于该栅极结构上，一第二硬掩模，其设于该栅极结构上，其中该第一硬掩模设于该第二硬掩模两侧且该第一硬掩模包含氮化硅，一蚀刻停止层，其设于该侧壁子与第一层间介电层之间，该蚀刻停止层的上表面与第二硬掩模的上表面齐平，以及一接触插塞，其电连接该栅极结构，其中该接触插塞不电连接一源极/漏极区域，和其中该接触插塞贯穿该第二硬掩模并与该栅极电极电连接，且该接触插塞不直接接触该侧壁子。
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公开(公告)号：CN107305866A
公开(公告)日：2017-10-31
申请号：CN201610260956.4
申请日：2016-04-25
Applicant: 联华电子股份有限公司
IPC: H01L21/8234 , H01L27/088
CPC classification number: H01L21/823456 , H01L21/82345 , H01L27/088 , H01L29/42376 , H01L29/66545 , H01L29/78 , H01L27/0886 , H01L21/823431
Abstract: 本发明公开一种半导体元件及其制作方法。该制作半导体元件的方法包括，首先提供一基底，然后形成一第一金属栅极以及一第二金属栅极于基底上，其中第一金属栅极包含一第一功函数金属层，第二金属栅极包含一第二功函数金属层，第一金属栅极及第二金属栅极具有不同尺寸，且第一功函数金属层及第二功函数金属层包含不同厚度。
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公开(公告)号：CN106409748A
公开(公告)日：2017-02-15
申请号：CN201510466862.8
申请日：2015-08-03
Applicant: 联华电子股份有限公司
IPC: H01L21/762 , H01L21/8234
Abstract: 本发明公开一种半导体元件及其制作方法。其制作方法首先提供一基底，该基底具有一第一区域与一第二区域，然后形成多个鳍状结构以及一第一浅沟隔离围绕鳍状结构于第一区域与第二区域上。接着形成一图案化硬掩模于第二区域上、去除第一区域内的鳍状结构及第一浅沟隔离、形成一第二浅沟隔离于第一区域上、去除图案化硬掩模以及形成一栅极结构于第二浅沟隔离上。
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公开(公告)号：CN106206270A
公开(公告)日：2016-12-07
申请号：CN201510210463.5
申请日：2015-04-29
Applicant: 联华电子股份有限公司
CPC classification number: H01L21/76895 , H01L21/28008 , H01L21/28088 , H01L21/3085 , H01L21/76834 , H01L21/76897 , H01L23/485 , H01L23/5226 , H01L29/00 , H01L29/66545 , H01L29/66553 , H01L29/785
Abstract: 本发明公开一种半导体器件，其包含：一基底；一栅极结构，其设于基底上；一第一层间介电层，其环绕栅极结构；一第一硬掩模，其设于栅极结构上；以及一第二硬掩模，其设于栅极结构上，其中第一硬掩模设于第二硬掩模两侧且第一硬掩模包含氮化硅。
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公开(公告)号：CN106033741A
公开(公告)日：2016-10-19
申请号：CN201510122601.4
申请日：2015-03-20
Applicant: 联华电子股份有限公司
IPC: H01L21/768 , H01L23/522
Abstract: 本发明公开一种金属内连线结构及其制作方法。该制作方法包括，首先提供一基底，该基底上设有一第一金属间介电层，然后形成一金属内连线于第一金属间介电层中，去除部分第一金属间介电层，形成一间隙壁于金属内连线旁以及利用间隙壁为掩模去除部分第一金属间介电层以于金属间介电层中形成一开口。
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