公开(公告)号：CN101155307A

公开(公告)日：2008-04-02

申请号：CN200710153104.6

申请日：2007-09-26

Applicant: 索尼株式会社

Inventor： 高桥贵范 ,  白根庆太 ,  小薮恭平 ,  柴田正二郎

IPC: H04N7/26

CPC classification number: G11B27/034 ,  G11B27/34

Abstract: 本发明涉及信息处理设备和方法，其中具体公开了对多个编码流进行解码的信息处理设备，其包括被配置为对多个编码流进行解码的解码器，以及控制单元，其被配置为控制对多个编码流的解码，以便将对构成多个编码流的帧之中的主题帧的解码的开始延迟等于延迟时间的量，该延迟时间是在给出对主题帧进行解码的指令之后开始对帧进行解码所需要的预处理时间之中最长的预处理时间。

公开(公告)号：CN101090489A

公开(公告)日：2007-12-19

申请号：CN200710110393.1

申请日：2007-06-13

Applicant: 索尼株式会社

Inventor： 小薮恭平 ,  柴田正二郎 ,  纲岛修二 ,  白根庆太 ,  田中一好

IPC: H04N7/24 ,  H04N7/26

CPC classification number: G11B27/326 ,  G11B27/005 ,  G11B27/034 ,  G11B27/105 ,  G11B27/322 ,  G11B27/329 ,  H04N9/8042 ,  H04N9/8205 ,  H04N19/159 ,  H04N19/172 ,  H04N19/177 ,  H04N19/46

Abstract: 一种信息处理设备控制第一和第二编码流以便使之以其中第一和第二编码流彼此相连的形式输出。该设备包括：操作输入获取单元，用于获取表示要重放的两个编码流中的重放部分的操作输入；存储单元，用于存储包括两个编码流在内的编码流；传输控制单元，用于控制用于由操作输入获取单元所获取的操作输入的两个编码流中的部分、以及用于解码所述用于所获取的操作输入的两个编码流中的部分所必需的编码流到所述存储单元的传输；解码单元，用于解码存储在存储单元中的两个编码流以便生成图像数据；以及命令单元，用于命令输出由解码单元所生成的图像数据的图像数据输出时间。