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公开(公告)号：CN104063295A
公开(公告)日：2014-09-24
申请号：CN201410295331.2
申请日：2014-06-26
Applicant: 北京控制工程研究所
Abstract: 一种多核操作系统可重构容错启动方法，设置同步信号为初始状态，设置自旋锁为未被占用；各处理器核完成初始化后，申请自旋锁；申请到自旋锁的处理器核进入核间互斥访问的临界区，其余处理器核阻塞在自旋锁上；第一个申请到自旋锁的处理器核将自己的处理器核ID设置为主核ID号，并设置同步信号，然后释放自旋锁；后续申请到自旋锁的处理器核通过读取到的值得知自己为从核，且主核ID对应的处理器核为主核，释放自旋锁；主核完成内存、总线设备及操作系统内核的初始化后通过设置核间同步信号启动从核，使主核和从核同时开始任务调度。本发明能够在主核故障时仍能正常启动其他处理器核运行，提高了多核计算机的可靠性。
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公开(公告)号：CN102053883B
公开(公告)日：2012-08-22
申请号：CN201010611280.1
申请日：2010-12-17
Applicant: 北京控制工程研究所
IPC: G06F11/18
Abstract: 一种三模冗余容错计算机控制周期同步装置，包括单机A、B、C、表决电路以及配置于A、B、C内的控制周期中断管理模块。单机A、B、C将各自的控制周期时钟同时输入到表决电路；表决电路利用其内部的表决单元和线与逻辑对输入的控制周期进行三选二表决，产生统一的控制周期时钟；单机A、B、C利用统一的控制周期时钟响应控制周期中断；控制周期中断管理模块在控制周期中断开始后关闭控制周期中断，并在经过一定延时候重新开启单机A、B、C的控制周期中断。本发明利用简单的电路设计方案，三模冗余容错计算机的高可靠性的控制周期同步控制，能容忍所有的单重故障模式，包括常0或常1故障，以及时钟漂移故障(包括高频振荡和频率变慢)。
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公开(公告)号：CN112948294B
公开(公告)日：2024-02-09
申请号：CN202110297635.2
申请日：2021-03-19
Applicant: 北京控制工程研究所
Abstract: 本发明涉及面向SOC的全域并行收发数据的双通道SpaceWire控制器及控制方法，属于芯片设计领域；采用读写分离的通道主动申请总线、自主并行收发数据，无需SOC中CPU参与；收发数据采用分时分块传输，每次猝发传输；并行传输数据通过增加CRC校验和ID号的机制保证数据传输的可靠性和一致性。本发明实现了高速总线控制器在数据链路端实现自主传输数据的要求，并可应用于SOC中含高速总线接口的设计中，具有较高的可移植性和通用性。(56)对比文件巴峰;陈湘陇;华广胜;经小川;杨铭.测试系统的SpaceWire节点控制器的研发.现代测量与实验室管理.2016,(第02期),全文.柳萌;安军社;史毅龙;江源源;姜文奇.SpaceWire高速总线节点控制器的设计与实现.电子技术应用.2018,(第11期),全文.
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Patent Agency Ranking
公开(公告)号：CN115296795A
公开(公告)日：2022-11-04
申请号：CN202210761754.3
申请日：2022-06-29
Applicant: 北京控制工程研究所
Abstract: 一种混合加密信息处理与通信片上系统及方法，基于硬件混合加密思想设计，采用符合国密标准的SM2/SM3/SM4加解密计算方法，相比于传统的基于软件的信息加密方法，具有加解密运行速度快、不增加处理器任务负担、不易被暴力攻破等特点。本发明解决了传统的基于软件的信息加密方法中处理器任务负载加重、易被硬件暴力攻击和破解等问题，适合应用于航空航天、智能电网、高铁船舶等关键领域的智能控制系统，也可推广应用至智能网关、智能门锁等商用信息安全领域。
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公开(公告)号：CN115295039A
公开(公告)日：2022-11-04
申请号：CN202210759362.3
申请日：2022-06-29
Applicant: 北京控制工程研究所
IPC: G11C11/406 , G11C29/42
Abstract: 一种抗单粒子翻转效应累积的存储器闲时刷新方法及系统，在处理器访问存储器稀疏或空闲时，启动读取操作对存储器中的数据进行刷新，并对已经发生单粒子翻转的数据进行校验和纠正，且记录错误现场和向处理器发送中断，将错误发生地址、读取的源数据和校验码存储到相应的寄存器中，待处理器读取判断；刷新过程由可编程存储器自主访问部件执行，刷新期间处理器可执行除存储器访问之外的其他运算程序；刷新过程结束后处理器可正常访问存储器。本发明能够在处理器访问存储器任务稀疏或空闲的状态下，不占用处理器的运算资源，自主完成存储器的刷新任务，防止空间应用中存储器单粒子翻转产生的错误发生累积，由单位错变为双位错或多位错。
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公开(公告)号：CN104579314B
公开(公告)日：2018-05-01
申请号：CN201410844496.0
申请日：2014-12-30
Applicant: 北京控制工程研究所
IPC: H03K19/177
Abstract: 本发明提供一种针对SRAM型FPGA的可靠性优化方法，该方法包括如下步骤：以查找表LUT为单位，建立含有逻辑屏蔽效应的功能等价类；对网表中各查找表的可靠性进行评估；根据可靠性评估的结果，对于电路中输入地址线未完全使用的查找表，进行可靠性优化；对优化后的电路可靠性进行评估，计算优化效果；本发明充分利用FPGA电路中存在的空闲资源，在不带来额外面积开销的前提下有效提高电路可靠性，并且具有计算复杂度低，对电路性能影响小，不依赖于特定FPGA芯片物理结构，应用范围广等特点。
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公开(公告)号：CN105204952A
公开(公告)日：2015-12-30
申请号：CN201510521047.7
申请日：2015-08-21
Applicant: 北京控制工程研究所
IPC: G06F11/07
Abstract: 本发明提供一种多核操作系统容错管理方法，主要包括，构建n×n的核间故障检测矩阵，每个处理器核利用核间故障检测矩阵定期检测系统中其他处理器核是否发生故障；其中，每个处理器核的故障检测包括：在每个定时监测周期起始，各个处理器核在核间故障检测矩阵中各自对应的一列k中的元素设置为TRUE；在每个定时监测周期末尾，各个处理器核查看矩阵中各自对应的一行j中的元素，如果其中某一个元素ejk不为TRUE，则认为与该列对应的处理器核k可能发生了故障，最后将行j中的元素全部清零。本发明的系统每个处理器核均具备对处理器中其他核进行故障检测的能力，大大提高了系统容错能力。
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