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公开(公告)号:CN104902419B
公开(公告)日:2019-01-01
申请号:CN201510164360.X
申请日:2015-04-09
Applicant: 深圳市微纳集成电路与系统应用研究院 , 北京大学深圳研究生院
IPC: H04R25/00
Abstract: 本发明提供一种适用于数字助听器的移频压缩方法,其包括如下步骤:S101、确定患者的高频损失程度,获得需要压缩频率范围和目标频率范围;S103、对语音进行预处理;S105、根据所述需要压缩频率范围和目标频率范围,算出压缩比p,以压缩率(p+1)进行频率信号压缩;S107、对称处理,进行N点IFFT变换;S109、变换回来的语音与上一帧信号重叠相加,输出的信号进行自动增益补偿。所述适用于数字助听器的移频压缩方法既保留了目标频段的语音信息,又能够将需要压缩的高频频段进行压缩,较好地提高了语音的辨识度与可懂度,同时也补偿了由于移频导致的语音能量损失。
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公开(公告)号:CN104902420A
公开(公告)日:2015-09-09
申请号:CN201510165596.5
申请日:2015-04-09
Applicant: 深圳市微纳集成电路与系统应用研究院 , 北京大学深圳研究生院
IPC: H04R25/00
Abstract: 本发明公开了一种基于曲线压缩实现的宽动态范围压缩方法,包括:S1、对输入的音频时域信号进行FFT,得到频域序列;S2、对所述频域序列进行多通道宽动态范围压缩;S3、计算各子频率带的频域信号的平均声压值;S4、根据输入声压级计算输出声压级;S5、根据所述输入声压级和输出声压级计算幅值增益值;S6、对幅值进行IFFT,输出时域信号。本发明还提供一种具有邮件回复的网页即时通讯系统。本发明基于曲线压缩实现的宽动态范围采用曲线压缩的方式,增加曲线压缩因子这一可配置的参数来达到声压级压缩,实现了一般宽动态范围压缩算法补偿声音的功能,同样很好地解决了直线压缩方式不够灵活的缺点,使得处理结果更理想,使用户有更好的体验。
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公开(公告)号:CN103353607A
公开(公告)日:2013-10-16
申请号:CN201310250174.9
申请日:2013-06-17
Applicant: 北京大学深圳研究生院
CPC classification number: G01V1/008
Abstract: 本发明公开了一种基于地声检测方法的大地震孕育过程及临震监测系统。通过安装在深钻孔或深井下的传感器列阵,将收集到的包含完整频率信息、强度信息、声源方位信息的地声信号,经信号处理模块、信号传输通路模块,由主控及数据存储发送模块存储和发送至监测中心;并由电源管理模块保证系统可在野外环境中或灾害来临时也可正常工作1个月以上。该系统可以低成本地、可靠地、无人值守地、密集且大规模地对大地震孕育过程中及临震前地声信息进行长时间的监测。
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公开(公告)号:CN100429870C
公开(公告)日:2008-10-29
申请号:CN200510036378.8
申请日:2005-08-08
Applicant: 北京大学深圳研究生院 , 华为技术有限公司
IPC: H03M13/41
CPC classification number: H03M13/41 , H03M13/6502 , H03M13/6577
Abstract: 本发明涉及一种维特比译码器,提出一种可以有效地确定最小加比选单元的数据位宽的方法,从而减小维特比译码器硬件实现面积以及加比选单元关键路径的延迟时间;可以有效地解决PM值溢出问题,并且能普遍适用于Viterbi的并行/串行/混合型结构,包括下述步骤:第一步,根据公式一计算网格图中的每一列的路径度量值(PM)的跨度S_PM,S_PM≤n0·(m-1)·(2width-1);第二步,再根据公式二确定i值:2i-2≤S_PM<2i-1,第三步,验证所述i值是否满足公式三,如果所述i值满足所述公式三,则所述加比选单元的最小数据位宽为i比特;如果所述i值不满足所述公式三,则所述加比选单元的最小数据位宽为(i+1)比特。
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公开(公告)号:CN1808419A
公开(公告)日:2006-07-26
申请号:CN200510035925.0
申请日:2005-07-15
Applicant: 北京大学深圳研究生院 , 华为技术有限公司
IPC: G06F17/14
Abstract: 本发明涉及快速傅立叶变换处理器,公开了一种实时快速傅立叶变换电路,用于计算N点离散傅立叶变换,包括若干个用复数乘法器连接的基24蝶形单元,所述复数乘法器将前一级的所述基24蝶形单元输出的复数与控制单元提供的旋转因子相乘得到一个复数乘积;所述每个基24蝶形单元包括串行连接的蝶形单元BF1、蝶形单元BF2、蝶形单元BF3和蝶形单元BF4,所述蝶形单元BF1的输入为整个基24蝶形单元的输入,所述蝶形单元BF4的输出为整个基24蝶形单元的输出。这种实时快速傅立叶变换电路中复数乘法器的数目降到log16N-1,每个蝶形单元的结构都比较简单,由一个计数器来控制,电路面积较小、功耗也较小。蝶形单元BF1、BF2、BF3和BF4很容易实现。
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公开(公告)号:CN1731687A
公开(公告)日:2006-02-08
申请号:CN200510036378.8
申请日:2005-08-08
Applicant: 北京大学深圳研究生院 , 华为技术有限公司
IPC: H03M13/41
CPC classification number: H03M13/41 , H03M13/6502 , H03M13/6577
Abstract: 本发明涉及一种维特比译码器,提出一种可以有效地确定最小加比选单元的数据位宽的方法,从而减小维特比译码器硬件实现面积以及加比选单元关键路径的延迟时间;可以有效地解决PM值溢出问题,并且能普遍适用于Viterbi的并行/串行/混合型结构,包括下述步骤:第一步,根据公式一计算网格图中的每一列的路径度量值(PM)的跨度S_PM,S_PM≤n0·(m-1)·(2width-1);第二步,再根据公式二确定i值:2i-2≤S_PM<2i-1,第三步,验证所述i值是否满足公式三,,如果所述i值满足所述公式三,则所述加比选单元的最小数据位宽为i比特;如果所述i值不满足所述公式三,则所述加比选单元的最小数据位宽为(i+1)比特。
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