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公开(公告)号：CN1137197A
公开(公告)日：1996-12-04
申请号：CN94106554.5
申请日：1994-06-09
申请人： 阿尔卡塔尔有限公司
发明人： 克劳斯-哈特维希·里德 , 冈特·霍希 , 威廉·爱德华·鲍威尔 , 弗朗西斯克·莱德
CPC分类号： H03L7/0994 , H03L7/1806 , H03L7/1978 , H03L7/235 , H04L7/0331
摘要： 本发明的电路装置和方法，可使振荡器的频率在很宽的控制范围内得到线性改变，而不影响振荡器的稳定性。固定频率发生器(1)的频率由分频器(2)分频成所希望的频率，该分频器的分频比可以非常小的间隔进行改变，且所产生的起伏由非常简单的相位控制电路(3)滤除。还实现了改进的短期稳定性和保持性能。该振荡器可普遍地用作所有数字电路装置中的时钟发生器。
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公开(公告)号：CN105556848B
公开(公告)日：2019-07-23
申请号：CN201480050505.7
申请日：2014-07-23
申请人： 天工方案公司
CPC分类号： H03L7/1978 , H03L7/1976 , H03M3/422 , H03M3/436 , H03M7/3022 , H04B1/40 , H04B2001/0491 , H04L7/0331 , H04L27/00 , H04L27/361
摘要： 频率合成器的分数N分频器由无抖动的误差反馈调制器驱动以减轻由来自增量累加调制器的分频比的循环串引入的分数杂散音调。第一反馈环产生反馈信号。第二反馈环破坏分数杂散音调并且第三反馈环提供大致零静态误差。
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公开(公告)号：CN105556848A
公开(公告)日：2016-05-04
申请号：CN201480050505.7
申请日：2014-07-23
申请人： 天工方案公司
CPC分类号： H03L7/1978 , H03L7/1976 , H03M3/422 , H03M3/436 , H03M7/3022 , H04B1/40 , H04B2001/0491 , H04L7/0331 , H04L27/00 , H04L27/361
摘要： 频率合成器的分数N分频器由无抖动的误差反馈调制器驱动以减轻由来自增量累加调制器的分频比的循环串引入的分数杂散音调。第一反馈环产生反馈信号。第二反馈环破坏分数杂散音调并且第三反馈环提供大致零静态误差。
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公开(公告)号：CN1433152A
公开(公告)日：2003-07-30
申请号：CN03102743.1
申请日：2003-01-17
申请人： 诺基亚有限公司
发明人： J·P·帕塔纳
CPC分类号： H03L7/1978 , H03L7/1976
摘要： 一个小数分频频率合成器被公开，其中，锁相环的反馈路径中的多模分频器被一个delta－sigma调制器控制来获得期望的分频比。delta－sigma调制器的小数输入控制信号被抖动以便断开该调制器输出信号中的任何周期从而避免小数寄生频率的产生。
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公开(公告)号：CN1338823A
公开(公告)日：2002-03-06
申请号：CN01123893.3
申请日：2001-08-10
申请人： 日本电气株式会社
IPC分类号： H03L7/183
CPC分类号： H03L7/081 , H03L7/0891 , H03L7/1978
摘要： 提供一种能够使电压控制振荡器输出不发生失真的分数分频的PLL电路。包括:分频电路、相位调整电路、电荷泵、和环路滤波器。设相位调整电路的定时差的分割值为MF/MD,对每个分频时钟以MF为单位累加,在其计算结果超过上述MD的情况下,上述累加结果除以上述MD所得的余数作为累加结果,将可变分频电路的分频比设定为N+1,根据累加运算结果,将设定相位调整电路中定时差的分割值的控制信号输出到上述相位调整电路中。将上述电压控制振荡器的输出以分频比N+MF/MD来分频的时钟被输入到相位比较电路中。
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公开(公告)号：CN1280991C
公开(公告)日：2006-10-18
申请号：CN03102743.1
申请日：2003-01-17
申请人： 诺基亚有限公司
发明人： J·P·帕塔纳
CPC分类号： H03L7/1978 , H03L7/1976
摘要： 一个小数分频频率合成器被公开，其中，锁相环的反馈路径中的多模分频器被一个delta-sigma调制器控制来获得期望的分频比。delta-sigma调制器的小数输入控制信号被抖动以便断开该调制器输出信号中的任何周期从而避免小数寄生频率的产生。
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公开(公告)号：CN1586041A
公开(公告)日：2005-02-23
申请号：CN03801463.7
申请日：2003-08-27
申请人： 松下电器产业株式会社
CPC分类号： H03M7/3008 , H03L7/1978 , H03M7/3042
摘要： 本发明的分数分频器(28)，具有：保持分频数据的锁存器(31)、ΔΣ调制器(33)；从锁存器(31)接收表示分频数据的分数部分的数字输入F，当k为某整数值时，将F+k和F－k交替变化的数字输出或F值本身向ΔΣ调制器供给的数字高频扰动电路(32)；基于分频数据中的整数部分(M值)和ΔΣ调制器(33)的输出，用于实施分数分频动作的电路装置(34－38)。数字高频扰动电路(32)当ΔΣ调制器(33)接收到某特定的F值(例如F＝2N－1)时，可抑制因量子化噪声集中在特定频率的结果而产生的寄生信号。
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公开(公告)号：CN1190898C
公开(公告)日：2005-02-23
申请号：CN01123893.3
申请日：2001-08-10
申请人： 恩益禧电子股份有限公司
IPC分类号： H03L7/183
CPC分类号： H03L7/081 , H03L7/0891 , H03L7/1978
摘要： 提供一种能够使电压控制振荡器输出不发生失真的分数分频的PLL电路。包括：分频电路、相位调整电路、电荷泵、和环路滤波器。设相位调整电路的定时差的分割值为MF/MD，对每个分频时钟以MF为单位累加，在其计算结果超过上述MD的情况下，上述累加结果除以上述MD所得的余数作为累加结果，将可变分频电路的分频比设定为N+1，根据累加运算结果，将设定相位调整电路中定时差的分割值的控制信号输出到上述相位调整电路中。将上述电压控制振荡器的输出以分频比N+MF/MD来分频的时钟被输入到相位比较电路中。
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