公开(公告)号：CN102201415A

公开(公告)日：2011-09-28

申请号：CN201110070188.3

申请日：2011-03-23

Applicant: 瑞萨电子株式会社

Inventor： 山越英明 ,  冈保志 ,  冈田大介

IPC: H01L27/115 ,  H01L23/522

CPC classification number: G11C16/0441 ,  G11C5/06 ,  G11C16/0433 ,  H01L27/11519 ,  H01L27/11521

Abstract: 本发明公开了一种半导体器件。在半导体衬底的主面上将由具有浮置栅电极FG的存储晶体管和与所述存储晶体管串联的控制晶体管构成的多个存储单元呈阵列状排列在X方向和Y方向上。将按X方向排列的存储单元中的存储晶体管的漏极区域彼此连接的位布线M1B设在形成于半导体衬底上的多层布线构造中最下层的布线层上，以使所述位布线M1B覆盖整个浮置栅电极FG。由此，可提高具有非易失性存储器的半导体器件的性能，或提高半导体器件的可靠性。或者，在提高半导体器件的性能的同时，又可提高半导体器件的可靠性。