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公开(公告)号：CN118607437A
公开(公告)日：2024-09-06
申请号：CN202410781070.9
申请日：2024-06-18
Applicant: 桂林电子科技大学 , 南宁桂电电子科技研究院有限公司
IPC: G06F30/337
Abstract: 本发明提供一种对门级网表的层次化检查方法，属于集成电路下数字芯片设计领域，本发明为解决在数字芯片设计流程中由于网表规模过大而带来的网表检查效率降低的问题。所述设计方法包括：对大型的网表文件按模式进行block划分；对划分后的每层block进行层次化分析并提取模型；采用综合ILM&ETM提取模型的方法避免了传统网表检查中忽略边界违例的问题；最后汇总每层的检查报告并输出为最终检查结果。通过层次化方法检查大型设计的面积大小、功耗大小、单元连接性错误等信息，相较于商业EDA工具使用的展平式检查效率更高，可以有效减少工具运行时间、优化内存占用、有助提高网表检查效率，降低芯片设计周期。
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