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公开(公告)号：CN117852598A
公开(公告)日：2024-04-09
申请号：CN202410033848.8
申请日：2024-01-10
Applicant: 桂林电子科技大学
IPC: G06N3/063 , G06N3/0464 , G06N3/048 , G06N3/08
Abstract: 本发明公开一种基于行输入的轻量化神经网络加速器及其设计方法，该加速器主要包括：控制模块，输入缓存模块，卷积池化模块，RELU模块，输出缓存模块，全连接模块，比较模块；卷积池化模块负责对输入数据和权重数据进行卷积操作；全连接模块负责实现全连接层的功能；比较模块负责通过比较输出大小确定卷积神经网络的识别结果。本发明旨在将卷积运算转化为向量的内积，无需对输入数据进行数据预处理，减少硬件资源的消耗，同时加速器结合网络层级特征进行并行优化，实现多卷积核并行运算，提高硬件资源的利用率，降低功耗。
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