公开(公告)号：CN100559593C

公开(公告)日：2009-11-11

申请号：CN200510091405.1

申请日：2005-08-10

Applicant: 松下电器产业株式会社

Inventor： 新井秀幸 ,  中林隆 ,  大塚隆史

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10852 ,  H01L27/10811 ,  H01L27/10888 ,  H01L28/91

Abstract: 本发明的半导体存储装置的电容器包括：覆盖存储节点孔(9)的底面，将侧面覆盖到比第2层间绝缘膜(8)的上面的高度低的高度的下部电极(10)；覆盖下部电极之上的电容绝缘膜(11)；覆盖电容绝缘膜(11)之上的上部电极(12)。在该结构中，即使旨在形成比特线触点(14)的开口(17)错位达到电容器，积蓄电容的部分的电容绝缘膜也不会露出来。因此，能够抑制泄漏电流的产生。另外，由于不需要在存储节点孔(9)和开口(17)之间设置余量，所以能够在实现细微化的同时，还能在将存储单元尺寸保持一定的状态下，增加能够保持的电容。提供能够一面实现细微化一面抑制泄漏电流，而且还能够保持较多的电容的DRAM混载半导体装置。

公开(公告)号：CN1979869A

公开(公告)日：2007-06-13

申请号：CN200610143302.X

申请日：2006-11-03

Applicant: 松下电器产业株式会社

Inventor： 中林隆 ,  新井秀幸 ,  日佐光男

IPC: H01L27/108 ,  H01L27/088 ,  H01L27/092 ,  H01L21/8242 ,  H01L21/8234 ,  H01L21/8238

CPC classification number: H01L21/823456 ,  H01L21/823412 ,  H01L21/823462 ,  H01L27/10894

Abstract: 本发明提供一种半导体装置及其制造方法，其中，在相同条件下形成第二MIS晶体管(Tr2)的阈值控制层(36)和第一MIS晶体管(Tr1)的阈值控制层(26)。在相同条件下形成第二MIS晶体管(Tr2)的LDD扩散区域(34)和第三MIS晶体管(Tr3)的LDD扩散区域(44)。由此，提供了能够实现面积的进一步缩小化的半导体装置及其制造方法。

公开(公告)号：CN1761062A

公开(公告)日：2006-04-19

申请号：CN200510108588.3

申请日：2005-10-10

Applicant: 松下电器产业株式会社

Inventor： 中林隆 ,  新井秀幸 ,  大塚隆史 ,  矢野尚

IPC: H01L27/10 ,  H01L27/108 ,  H01L21/8239 ,  H01L21/8242 ,  H01L21/3205 ,  H01L21/28

CPC classification number: H01L21/02186 ,  H01L21/02271 ,  H01L21/31122 ,  H01L21/318 ,  H01L21/32135 ,  H01L27/10811 ,  H01L27/10888 ,  H01L27/10894 ,  H01L28/60

Abstract: 本发明的半导体装置的制造方法，在第2层间绝缘膜(14)内形成槽(42)后，形成覆盖槽(42)的侧面及底面的存储电极(16)。在存储电极(16)之上形成电容绝缘膜(17)；在电容绝缘膜(17)之上，通过反复进行400摄氏度以下的低温的CVD法使用氨的退火，从而形成TiOxNY膜(19)。在TiOxNY膜(19)上形成TiN膜(20)，再以TiOxNY膜(19)为掩模，对TiN膜(20)进行腐蚀。然后，除去露出的TiOxNY膜(19)，从而形成由TiOxNY膜(19)及TiN膜(20)构成的板式电极(25)。能抑制DRAM区和逻辑区之间的层间绝缘膜的阶差的发生，而且能够更正确地调整板式触点的深度。

公开(公告)号：CN1767200A

公开(公告)日：2006-05-03

申请号：CN200510091405.1

申请日：2005-08-10

Applicant: 松下电器产业株式会社

Inventor： 新井秀幸 ,  中林隆 ,  大塚隆史

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10852 ,  H01L27/10811 ,  H01L27/10888 ,  H01L28/91

Abstract: 本发明的半导体存储装置的电容器包括：覆盖存储节点孔(9)的底面，将侧面覆盖到比第2层间绝缘膜(8)的上面的高度低的高度的下部电极(10)；覆盖下部电极之上的电容绝缘膜(11)；覆盖电容绝缘膜(11)之上的上部电极(12)。在该结构中，即使旨在形成比特线触点(14)的开口(17)错位达到电容器，积蓄电容的部分的电容绝缘膜也不会露出来。因此，能够抑制泄漏电流的产生。另外，由于不需要在存储节点孔(9)和开口(17)之间设置余量，所以能够在实现细微化的同时，还能在将存储单元尺寸保持一定的状态下，增加能够保持的电容。提供能够一面实现细微化一面抑制泄漏电流，而且还能够保持较多的电容的DRAM混载半导体装置。