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公开(公告)号：CN103699048B
公开(公告)日：2016-08-17
申请号：CN201310655001.5
申请日：2013-12-06
Applicant: 华侨大学
IPC: G05B19/05
Abstract: 本发明一种将PLC的加计数器转换为顺序Petri网模型的方法，依据IEC61131?3定义的加计数器（CTU）构建顺序Petri网模型，分别用库所来模拟端口，用变迁模拟端口状态的变化情况，以及根据加计数器的执行规则，用变迁模拟内部执行情况；增加顺序控制库所，控制先激发输入端、复位端的变迁，完成输入采样；然后控制执行加计数器内部执行变迁激发，完成执行周期，最后控制输出（Q）的变迁激发，完成输出周期；通过增加顺序控制库所，使得构建的Petri网模型符合PLC循环扫描的工作方式；本发明所构建的Petri网模型能够模拟加计数器的执行过程，可以用软件动态模拟其执行过程，从而可利用计算机来完成程序仿真和验证工作。
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公开(公告)号：CN103761387B
公开(公告)日：2017-01-18
申请号：CN201410024696.1
申请日：2014-01-20
Applicant: 华侨大学
IPC: G06F17/50
Abstract: 本发明公开了一种FPGA组合逻辑系统顺序规范的形式化验证方法，包括1)根据FPGA组合逻辑系统的操作顺序规范，得到一个VHDL程序；2)针对所述VHDL程序，建立Petri网模型；3)根据所述Petri网模型，建立可达图；4)选中所述可达图中所有稳定的门电路输出状态；5)根据所述FPGA组合逻辑系统的操作顺序规范，产生包括计算树时态逻辑公式的控制规范；6)检测所述可达图中的稳定的门电路输出状态是否满足所述控制规范；若存在不满足的状态，则该状态存在错误，因此根据产生该错误状态的可激发变迁，定位所述VHDL程序中的错误语句；若所有状态均满足，则所述VHDL程序符合设计要求。本发明逻辑严谨完备、复杂度低。
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Patent Agency Ranking
公开(公告)号：CN103699730A
公开(公告)日：2014-04-02
申请号：CN201310697453.X
申请日：2013-12-18
Applicant: 华侨大学
IPC: G06F17/50
Abstract: 本发明一种基于Petri网的组合逻辑FPGA系统可达图的生成方法，在组合逻辑FPGA系统的Petri网建模方法的基础上，以电路逻辑功能为考虑对象，并以电路系统在一个稳定输入状态下所对应的稳定的门电路逻辑运算输出为研究条件，通过重新定义Petri网变迁激发规则，生成组合逻辑FPGA系统可达图，从该组合逻辑FPGA系统可达图中，FPGA系统的状态空间被清晰完整地呈现出来，因此，可以通过遍历搜索来检测系统是否存在违背控制目标的状态，这是验证VHDL程序逻辑错误最直接有力的方法，为VHDL程序形式化验证提供理论基础。
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公开(公告)号：CN103699730B
公开(公告)日：2017-02-22
申请号：CN201310697453.X
申请日：2013-12-18
Applicant: 华侨大学
IPC: G06F17/50
Abstract: 本发明一种基于Petri网的组合逻辑FPGA系统可达图的生成方法，在组合逻辑FPGA系统的Petri网建模方法的基础上，以电路逻辑功能为考虑对象，并以电路系统在一个稳定输入状态下所对应的稳定的门电路逻辑运算输出为研究条件，通过重新定义Petri网变迁激发规则，生成组合逻辑FPGA系统可达图，从该组合逻辑FPGA系统可达图中，FPGA系统的状态空间被清晰完整地呈现出来，因此，可以通过遍历搜索来检测系统是否存在违背控制目标的状态，这是验证VHDL程序逻辑错误最直接有力的方法，为VHDL程序形式化验证提供理论基础。
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公开(公告)号：CN104133412A
公开(公告)日：2014-11-05
申请号：CN201410323117.3
申请日：2014-07-08
Applicant: 华侨大学
IPC: G05B19/05
Abstract: 本发明涉及一种判断梯形图程序的无“竞态”的方法，将梯形图转化为包括多元组的关系图，如果梯形图的触点、线圈或者功能模块模拟而成的实结点不存在任何线路，使之沿任何一条线路都不能回到原点，则梯形图程序为无“竞态”。本发明所述的判断梯形图程序的无“竞态”的方法，是从梯形图程序结构的角度检测“竞态”，该方法可以简便，快速的判断出梯形图程序不存在“竞态”。当梯形图程序复杂时，使用传统的模型检测或定理证明，工作量是非常庞大的，并且容易出错，而本发明的工作量小，不易出错。
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公开(公告)号：CN103761387A
公开(公告)日：2014-04-30
申请号：CN201410024696.1
申请日：2014-01-20
Applicant: 华侨大学
IPC: G06F17/50
Abstract: 本发明公开了一种FPGA组合逻辑系统顺序规范的形式化验证方法，包括1)根据FPGA组合逻辑系统的操作顺序规范，得到一个VHDL程序；2)针对所述VHDL程序，建立Petri网模型；3)根据所述Petri网模型，建立可达图；4)选中所述可达图中所有稳定的门电路输出状态；5)根据所述FPGA组合逻辑系统的操作顺序规范，产生包括计算树时态逻辑公式的控制规范；6)检测所述可达图中的稳定的门电路输出状态是否满足所述控制规范；若存在不满足的状态，则该状态存在错误，因此根据产生该错误状态的可激发变迁，定位所述VHDL程序中的错误语句；若所有状态均满足，则所述VHDL程序符合设计要求。本发明逻辑严谨完备、复杂度低。
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公开(公告)号：CN103699048A
公开(公告)日：2014-04-02
申请号：CN201310655001.5
申请日：2013-12-06
Applicant: 华侨大学
IPC: G05B19/05
Abstract: 本发明一种将PLC的加计数器转换为顺序Petri网模型的方法，依据IEC61131-3定义的加计数器（CTU）构建顺序Petri网模型，分别用库所来模拟端口，用变迁模拟端口状态的变化情况，以及根据加计数器的执行规则，用变迁模拟内部执行情况；增加顺序控制库所，控制先激发输入端、复位端的变迁，完成输入采样；然后控制执行加计数器内部执行变迁激发，完成执行周期，最后控制输出（Q）的变迁激发，完成输出周期；通过增加顺序控制库所，使得构建的Petri网模型符合PLC循环扫描的工作方式；本发明所构建的Petri网模型能够模拟加计数器的执行过程，可以用软件动态模拟其执行过程，从而可利用计算机来完成程序仿真和验证工作。
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