公开(公告)号：CN109903795A

公开(公告)日：2019-06-18

申请号：CN201810841484.0

申请日：2018-07-27

Applicant: 三星电子株式会社

Inventor： 成基锺 ,  金大善 ,  金真善 ,  南仁哲

IPC: G11C11/4097

Abstract: 一种动态随机存取存储器(DRAM)装置包括：存储器单元阵列，其包括第一子存储器单元阵列块和第二子存储器单元阵列块，所述第一子存储器单元阵列块包括多条第一子字线与多条第一奇数位线和多条伪位线之间的多个第一存储器单元，所述第二子存储器单元阵列块包括多条第二子字线与多条第二奇数位线和多条第二偶数位线之间的多个第二存储器单元。存储器单元阵列可排列为具有其中所述多条第一奇数位线和所述多条第二偶数位线形成位线对的开放式位线架构。当可选择第一子字线时，可在对连接至选择的所述多条第一子字线之一的所述多个第一存储器单元执行电荷共享操作的第一预定时段将预定电压施加至所述多条伪位线。

公开(公告)号：CN109903795B

公开(公告)日：2024-04-26

申请号：CN201810841484.0

申请日：2018-07-27

Applicant: 三星电子株式会社

Inventor： 成基锺 ,  金大善 ,  金真善 ,  南仁哲

IPC: G11C11/4097

Abstract: 一种动态随机存取存储器(DRAM)装置包括：存储器单元阵列，其包括第一子存储器单元阵列块和第二子存储器单元阵列块，所述第一子存储器单元阵列块包括多条第一子字线与多条第一奇数位线和多条伪位线之间的多个第一存储器单元，所述第二子存储器单元阵列块包括多条第二子字线与多条第二奇数位线和多条第二偶数位线之间的多个第二存储器单元。存储器单元阵列可排列为具有其中所述多条第一奇数位线和所述多条第二偶数位线形成位线对的开放式位线架构。当可选择第一子字线时，可在对连接至选择的所述多条第一子字线之一的所述多个第一存储器单元执行电荷共享操作的第一预定时段将预定电压施加至所述多条伪位线。