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发明公开
CN1719902A 多模图像编解码芯片中的系数缩放计算模块 有权 转让

多模图像编解码芯片中的系数缩放计算模块
摘要：
本发明公开了一种多模图像编解码芯片中的系数缩放计算模块，包括运算单元、三个信号输入端以及信号输出端，第一信号输入端连接用于WMV9协议的系数缩放计算的系数DCp和量化参数DCSTEPp中的一个,以及用于MPEG4协议的系数缩放计算的系数QFA和量化参数QPA中的一个；第二信号输入端连接系数DCp和量化参数DCSTEPp中的另一个，以及系数QFA和量化参数QPA中的另一个；第三信号输入端连接WMV9协议的系数缩放计算公式中的索引参数DCSTEPc，以及MPEG4协议的系数缩放计算的量化参数QPX；运算单元将从各个信号输入端输入的参数依照公式：（第一信号输入端参数×第二信号输入端参数/第三信号输入端参数），进行系数缩放计算，并将计算结果从所述信号输出端输出。
摘要（英）：

This invention discloses a factor reducing-enlarging computing module in a multi-mode image code-decode chip including an operation unit, three signal input ends and output ends, among which, the first input is connected with factor DCP or the quantification parameter DSCTEPp for factor reducing-enlarging computation of the WMV9 protocol or one of factor QFA and quantification parameter QPA for the computation in protocol MPEG4, the second signal input is connected with one of DCP and DSCTEPp and connected with one of factor QFA and quantification parameter QPS, the third one is connected with the index parameter DSCTEPc in the factor reducing-enlarging formula of protocol WMR9 and quantification parameter QPX of protocol MPEG4. The operation unit carries out factor reducing-enlarging operation in terms of the formula: the first signal input parameter x that of the second/the third and outputs the result from the signal output end.

公开/授权文献
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