本发明公开了一种基于FPGA的实时可重构通用忆阻器仿真方法，将忆阻器数学模型通过m项多项式进行非线性拟合，其中m与输入信号的幅度和频率及拟合精度有关，这样通过更新多项式的阶次、多项式系数和采样间隔即可简单快速地适配指定的忆阻器模型。在此基础上，基于FPGA进行忆阻器实时仿真：在计算出系统状态变量、忆导值或忆阻值的基础上计算出输出信号，然后，对输入信号、输出信号进行归一化处理、DAC输入处理以及DAC数模转换，得到对应的模拟信号，最后送入数字示波器以清晰显示忆阻器的捏滞迟滞回线。本发明通过改变多项式系数即可实时可重构忆阻器，并且可以仿真高工作频率的忆阻器，同时，采用数字电路进行重构仿真，实验精度得到了提高。