避免或减轻在绝缘体上硅(SOI)衬底特别是具有富陷阱层的SOI衬底中产生累积电荷的变化的集成电路(IC)。在一个实施方式中，FET被配置成使得在待机模式下，关断FET，同时保持与活动模式期间基本相同的VDS。在另一实施方式中，FET被配置成使得在待机模式下，中断流经FET的电流，同时保持与活动模式期间基本相同的VGS。在另一实施方式中，FET被配置成使得在待机模式下，FET被切换至使VGS和VDS二者均保持接近它们各自的活动模式操作电压的非常低的电流状态(“涓流电流”状态)。可选地，可以在IC衬底中形成S接触件以创建包括对累积电荷影响敏感的FET的受保护区域。