本发明公开了一种适合FPGA的超高速数传接收机并行位定时同步方法和装置，属于通信技术领域。所述方法包括：在至少两个位定时同步计算通道并行运行时，获取插值基准点的参数值和插值小数间隔的参数值，根据所述插值基准点的参数值和所述插值小数间隔的参数值，获取误差结果，判断所述误差结果是否满足预设条件，当所述误差结果不满足所述预设条件时，根据所述误差结果更新所述插值基准点的参数值和所述插值小数间隔的参数值，并重新获取误差结果，直到所述误差结果满足所述预设条件。本发明通过多路位定时同步计算通道并行运行，在保持较低的时钟频率不变的情况下，付出较少硬件开销，极大地提高位定时同步的数据吞吐量，提高了位定时同步的效率。