本申请提供了一种卷积运算芯片和通信设备，该卷积运算芯片包括：M×N乘法累加器阵列，包括第一乘法累加器窗口，该第一乘法累加窗口的处理单元PEX,Y用于将PEX，Y的卷积数据和PEX，Y的卷积参数进行乘法运算，并将PEX，Y的卷积参数传输至PEX，Y+1，将PEX，Y的卷积数据传输至PEX‑1，Y+1，分别作为PEX，Y+1和PEX‑1，Y+1进行乘法运算的乘数；数据缓存模块，用于向第一乘法累加窗口传输卷积数据和卷积参数；输出控制模块，用于输出卷积结果。本申请的卷积运算芯片和通信设备，能够在提高阵列资源利用率的同时降低RAM访问次数，减小RAM访问压力。